AMD annoncerer nye CPU’er

Opfoelgning

det omraade hvor jeg tror AMD nye cache system can komme til hjaelp er til multi threading og isaer lav multithreading.
ved ved at AMD CCX og chiplet desing medfore at nogle cpu kerne kommunikere langomst med hinanden og maaske her vil en nye cross core cache hjaelpe

AMD har tidliger ogss brug exclusive cachen i ders alothn og duron serie og har ikke hort der her skift til inclusiv cache.
exclusive cache systemer giver mere brug bar cache da der ikke er redudant data mellem de forskellig cache lag. men det betyder ogsaa at multithreading halter da der skal checkes for data location i ALLE cache paa ALLE cores,

Inclusiv cache som intel koere med de indeholder alle lavere lag a cache en kopi af det hojere cache lags data. saa nar en core char checket neders cache lag og data ikke er her saaa ved denne core at den ikke behover at checker andre core’s cache ( dette er en af grundene til at vi skifted fra 2 lags system til 3 lags cache system)

Nogle af de bagdele der er med AMD CCX og chiplet desing mht til performance og spil kan indgaaes ved at styre dit programs affinity. og igen shamelegs plug. man kan bruge mit tool project mercury til til

For MS lang om laenge fik finger ud og gjorde Windows 10 CPU shceduler CCX aware saa er der set 20+% performance boost Iraa FPS paa spil ved undgaa AMD CCX performance bag dele. og blot koer hele spillet paa samme CCX enhed

Anyway. det mine tanker paa emnet

StultusX2 wrote:

SvenBent wrote:

AMD har tidliger ogss brug exclusive cachen i ders alothn og duron serie

Og især med/i K6-III’eren.(256KB)..nu vi har tilbagebliksbriller på og jeg har læst korrekt?

Jeg skulle mene at k6 serien koer med inclusive cache ligesom intel.
Der var et helty specielt formal med exclusive cache i AMD duron serie . det var umuligt at lave inclusiv cache da l1 cachen var 128kb or l2 cachen var 64 kbyttes. det er rimeligt svaert et proppe en kopi af 128kbytes data ned i kun 64 kbytes cache lager.

K6’s store fejtagelse i min optik vare deres FPU ikke havde pipeline burst design. dvs kun 1 instruktiont kunne foedes igennem pipeline stage..
Intels FPU havde pipeline burst design s om med foerte at all pipeline stages var fodred med hver deres instruktion hvilket betoed en factor foegelse i effektiv regne kraft.